Daichou’s Blog 日常X程設X心情
2020回顧
也許也包含一點2019的事情。 2020對我來說算是進入社會的前哨戰，以前我總是專注在做自己喜歡做的事情(寫程式、做東西、打球)，但是碩班之後即將進入社會，要如何轉換也是我現在面對的課題。 如何繼續做自己喜歡而且想做的事情？是否因此忽略很多其他的事情？如果人生之後不寫程式會發生什麼事情？人生是否沒有這麼單純？
在Ubuntu 18.04 上執行riscv-torture (run riscv-torture on Ubuntu 18.04)
riscv-torture介紹 基本上就是一個個產生類隨機組合語言的RISCV測試工具。主要流程為產生random test 組合語言程式，接下來透過riscv-isa-sim先執行過取得signature(general purpose register的結果)，然後與待測核心(DUT)的general purpose register執行結果做比較來驗證核心的正確性。
Vivado 中 Verilog與VHDL模組相連
當要在Verilog中instantiate一個VHDL模組時，需要考慮Mixed Language Boundary以及Mapping Rules，簡單來說就是兩者間的介面，以及port之間的對接。
2020 COSCUP
這次是我第二次參加coscup，上一次參加對COSCUP印象不錯，學到很多東西，而且廣度也夠，深度也夠，不會太入門。COSCUP好處是他對於系統軟體、開源硬體的著墨在台灣大型conference算是比較多的。而且由於Taiwan Linux kernel hackers、新竹碼農和Arch Linux Taiwan等社群的推廣，甚至還有好幾軌獨立的系統軟體軌、Arch Linux軌等。這次由於新竹碼農以及Andes的關係還多了RISC-V相關議程。此外今年首度免費入場，在疫情下能辦成十分可貴。
2020 first half year books
2019~2020上半年的有趣閱讀書目 從去年下半年到今年秉持著: 白天工作，晚上讀書，假日批判
RISCV Open Source Verification and Simulation Strategy
RISCV Core模擬驗證策略開源方案 RISC-V Core verification and simulation with OpenSource solution 最近看了比較多core，而自己也有為了測試跑了很多core的模擬，之前也因為實驗室需求搞了一些簡易的純模擬測試平台。所以把一些心得整理一下。
使用Vivado Xilinx AXI verification IP進行AXI ip開發驗證
Xilinx AXI Verification IP tutorial 前情提要 一般來說開發Xilinx FPGA上的AXI master/slave ip都是透過C/C++ 轉成HLS或是直接撰寫Verilog。透過C/C++ 轉成的HLS可以自己寫簡單的C/C++ 程式作為testbench，驗證結果可以直接看C/C++ testbench的結果而定，Verilog細節、AXI操作等問題Vivado HLS會幫你完全處理(如果這些部份出現問題，你也沒輒了)。但是透過Verilog直接寫成的IP，通常需要CPU還有記憶體界面(eg.
Verilog Diagram generator
Verilog Diagram generator 最近剛好看到chisel/FIRRTL專案下有一個子專案叫做diagrammer，可以把FIRRTL進行dependency分析後，產生graphiz的dot檔案，包括其中的submodule都可以一併產生，想說看一下verilog開源的專案有沒有類似的工具。後來找到yosys這個synthesis tool可以達到類似的功能。yosys主要針對verilog-2005，systemverilog之類的沒有支援有點可惜。
Linux kernel: Energy Aware scheduling (EAS)
Energy Aware scheduling 之前寫的作業報告，我覺得可以分享出來
AArch64 Linux kernel on Qemu
一、需求 Linux kernel:以5.